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華力發布自主開發的55nm超低功耗平臺標準單元庫

發布時間: 2018-01-30

近日,華力對外正式發布自主開發的基于55nm超低功耗平臺(以下簡稱:“55nm ULP)標準單元庫,該庫包含完整的功能、時序、修復和POKPower optimization kits)等累計1800個單元,選用RVTHVTEHVT不同MOS類型的組合以滿足多樣化設計的需求。0.9+/-10%V超低工作電壓、7 Track1層金屬布線,為低功耗產品的研發提供了不可多得的先天優越性。

除了常規的邏輯、時序、運算單元、混合邏輯單元、ECO單元等,華力自主開發的這套庫亦包含了完整的POK單元(全稱: Power Optimization Kit),提供給設計者優化芯片的靜態功耗和動態功耗。包括:Power gating switch cellLevel shifterIsolation cellRetention Flip-flopAlways on cell。整套單元庫的時序和功耗進行了精確的表征,全部數據完全符合工業標準,提供了SymbolLEFVerilogVhdlLiberty等設計文件,支持主流的集成電路設計流程,可與業界主流EDA工具無縫銜接。

 

 

值得一提的是華力的55nm ULP工藝曾在2017年度的第五屆中國電子信息博覽會(CITE 2017)獲評為“2017CITE創新產品和應用金獎”,此工藝非常適合目前物聯網相關產品,例如無線互聯產品、NB-IoTNarrow Band IoT)產品和可穿戴設備,廣受業界認可。55nm ULP工藝在華力目前穩定成熟的55納米低功耗工藝平臺基礎上,通過一系列的工藝改變與器件性能提升,再加上此次自主開發的55nm ULP平臺標準單元庫以及后端先進的封裝測試,可進一步降低漏電,提升芯片整體性能,幫助客戶的產品提升市場競爭力。

 

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